На протяжении жизненного цикла 5-нм, 3-нм и 2-нм техпроцессов TSMC занимаемая ячейкой SRAM площадь не уменьшалась, но к 2028 году техпроцесс A14 должен обеспечить масштабирование более чем на 19 %. Это позволит создавать чипы с бόльшим объёмом кеша или выделять больше места на кристалле для других функциональных блоков.
Источник изображения: Intel
В литографическом производстве новые технологические нормы принято обкатывать на ячейках памяти типа SRAM, обладающих довольно простой структурой. Занимаемую на кристалле ячейкой памяти площадь производители чипов стараются уменьшать с каждым поколением техпроцесса, но у TSMC в этой сфере с момента освоения технологии N5 наблюдалась стагнация, поскольку эта площадь не опускалась ниже 0,021 мкм2. По данным DigiTimes, после перехода на технологию A14 на данном направлении наметился прогресс, поскольку площадь ячейки SRAM удастся сократить до значения менее 0,017 мкм2, по оценкам самой компании.
Во-первых, это говорит об уменьшении площади ячейки более чем на 19 % по сравнению с техпроцессом N5. Во-вторых, с учётом начала серийного производства 5-нм чипов TSMC в 2020 году, это может указывать на прекращение почти восьмилетней стагнации — серийное производство изделий по техпроцессу A14 компания TSMC планирует начать в 2028 году. В рамках техпроцессов N3 и N2, которые были освоены TSMC между этими годами, площадь ячейки SRAM с компоновкой 6T почти не менялась.
